米国（US）
US 12,579,074 B2
Hardware processor core having a memory sliced by linear address
US 12,579,074 B2 は米国特許商標庁（USPTO）の特許公報です（日付 2026-03-17）。出願人：Intel Corporation。PDF はこのページからログインなしでダウンロードでき、1日 5 件までです。
- 出願人
- Intel Corporation
- 発明者
- Mark Dechene; Ryan Carlson; Sudeepto Majumdar; Rafael Trapani Possignolo; Paula Petrica; Richard Klass; Meenakshi Marathe
- 公開日
- 2026-03-17
- 出願日
- 2022-09-21
- 文献種別
- B2 特許公報
- 別の表記
- US 12,579,074 B2 · US12579074 · 12579074
要約
Techniques for slicing memory of a hardware processor core by linear address are described. In certain examples, a hardware processor core includes memory circuitry having: a cache comprising a plurality of slices of memory, wherein each of a plurality of cache lines of memory are only stored in a single slice, and each slice stores a different range of address values compared to any other slice, wherein each of the plurality of slices of memory comprises: an incomplete load buffer to store a load address from the address generation circuit for a load request operation, broadcast to the plural…
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特許庁のウェブサイト： 米国特許商標庁（USPTO）